新闻中心

EEPW首页 > 模拟技术 > 设计应用 > 用于高速ADC的串行接口

用于高速ADC的串行接口

作者:Alison Steer 时间:2011-10-28 来源:电子产品世界 收藏

  对于高速数据转换器的串行接口来说,目前有两种选择:第一种选择是串行时钟-数据-帧()接口,该接口整合了串行化LVDS(低压差分信号)数据流以及差分时钟和帧时钟,其中差分时钟用于准确地收集数据,帧时钟用于建立数据采样的边沿。第二种选择是采用标准,在该标准中,时钟嵌入到Gbps级高速双线串行数据流中。这两种接口均有各自的优缺点。由于用来驱动高速接口的电流模式逻辑对(CML)需要较大的功率,所以串行LVDS是实现功率较低且有大量通道的便携式设计的首选。但是在串行LVDS不适用的场合,接口就可以发挥作用。

本文引用地址://www.cazqn.com/article/125191.htm

  串行LVDS的优势

  串行LVDS输出格式减少了和FPGA之间所需的数字I/O数量,节省了FPGA引脚、电路板面积和成本。此外,通过在数据转换器上采用串行接口,数据转换器所需的引脚数量也大大减少了,从而可实现尺寸小得多的封装尺寸。这种优势在有多通道的设计中得到了充分的显现。采用串行LVDS接口还是采用并行接口则取决于应用能否承受较大的功耗,以及FPGA是否有能力处理高速数据流。LTC2195是一款16位、125Msps双通道,具串行LVDS输出,每通道功耗仅为216mW。不过,与使用双通道并行输出版本LTC2185(参见图1中的完整产品系列图)相比,串行LVDS接口每通道多消耗31mW功率。这个16位高速系列提供了卓越的76.8dB基带SNR性能以及90dB SFDR,同时在使用1.8V电源时,功耗非常低。

  

 

  图1 凌力尔特的16位低功率、高速ADC系列

  就高速ADC而言,协调数据时钟、帧时钟和数据时,通常发送器和接收器均需要一个锁相环(PLL),以正确协调数据时钟。在GHz速率时,这种协调非常困难,而且数据传输速率主要受到接收器的限制。所以,在高于1GHz时,一般不采用这种6线串行发送方法,从而限制了ADC的速率或说限制了ADC的分辨率。



关键词: ADC CDF JESD204 201110

评论


相关推荐

技术专区

关闭